基于DSP的语音信号采集系统的设计

第 26卷

第 2期

















Vo . 26 No 2 l . Jun 2005 .

2005年 6月

JOURNAL OF TA I UAN UN I ERSITY OF SC I NCE AND TECHNOLOGY Y V E

文章编号: 1673- 2057( 2005) 02- 0107- 04

基于 DSP的语音信号采集系统的设计
乔建华, 张井岗, 李临生
(太原科技大学电子信息工程学院, 太原 030024) 摘 要: 设计了一种基于 16位定点 DSP TM S320VC5410 的语音信号采集系统, 该系

统应用了集 ADC 和 DAC 于一体的 SIGMA-DELTA 型单片模拟接口芯片 TLC320AD50C, 采用 F IFO 技术进行缓存, CPLD实现控制逻辑, EZ-USB 外围接口器件实现串行通信。主 要介绍了系统的硬件结构和软件编程思想及实现方法。经测试, 对语音信号回放人耳感 觉不到失真。 关键词: 数据采集; DSP; TLC320AD50C; F IFO 中图分类号: TN7 文献标识码: A

数据采集技术是一项基本的实用性技术, 已被 广泛地应用于测 量、 监测、 控制、 诊断、 学试验等 科 各个领域。近二十年来, 数据采集技术由于采用了 微机等一系列新技术, 得到了飞速的发展。由于数 据采集技 术涉及 的领域 广, 采集信 号的 动态 范围 宽, 处理的数据量大, 对系统实时性能要求高, 所以 对数据采集和处理系统提出了严格的要求, 许多新 产品、 新技术也就在数据采集系统中大量涌现。近 年来, 随着 DSP 的功能日益增强, 性能价格比不断 上升, 开发手段不断改进, DSP 在数据采集系统的应 用也在不断完善。本文着重介绍了应用 T I公司生 产的 16 位定点 DSP TM S320VC5410 以 及 SI MA, G DELTA型单片模拟接口芯片 TLC320AD50C 组成的 语音信号采集系统, 该系统的重要器件还包括 F IFO 存储器、 CPLD AS I 、 C USB 外围接口器件等, 并介绍 了实现语音信号采集和回放的软件设计方法。
收稿日期: 2004 -12-14 基金项目: 太原科技大学青年科技研究基金资助项目 ( 200307)。 作者简介: 乔建华 ( 1975- ), 女, 讲师, 主要从事信号处理和计算机控制的研究。 图 1 系统总体方案框图 Fig 1 Syste b lock d iagram . m

1 系统硬件结构
该 系 统 以 DSP TMS320VC5410 ( 以 下 简 称 C5410) 为核心, 语音信号经前端调理 电路后, 进入 TLC320AD50C进行模 /数 ( A /D ) 转换, 由于 A /D 转

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换的速度要比 DSP的运行速度慢得多, 所以先进入 F IFO 存储器进行缓存, 采集到一定量数据后再进入 DSP 进 行分析 处理, 处理 后的数 据放到 二级 缓存 SRAM 中, 然后要输出的信号再经 TLC320AD50C 进 行数模转换, 还原成声音信号, 经音箱功 率放大电 路放大输出, 实现语音信号回放。对 SRAM、 IFO、 F A /D、 /A 等的控制, DSP 所 需各种状态信息 的获 D 取, 以及与主机的各种通信, 都通过复杂 可编程逻 辑器件 CPLD 实现。并且使用了 EZ-USB 外围接口 芯片, 可以通过 USB口方便地和主机通信。系统总 体方案框图如图 1所示。 1 1 系统核心芯片 TM S320VC5410 数字信号处理器是整个硬件系统的核心, 它不 但控制着整个数据采集系统的工作流程, 还负责与 PC机以及外部系统之间的数据通信。本系统采用 了 T I公司近年来推出的低功耗、 高性价比的 16位 定点 DSP芯片 TM S320VC5410 适用于语音、 , 通信等 实时嵌入应用场合。 T I公司的 DSP 芯片在基本哈 佛结构的基础上做了改进, 一是允许数据存放在程 序存储器中, 并被算术指令直 接使用, 增 强了芯片 的灵活性; 二是指令存储在高速缓冲器 ( C ache) 中, 当执行此指令时, 不需要再从 存储器中读取 指令, 可以节 约一个周 期的时间。 C5410 的工作频 率为 100 MH z 提供了丰富的片内存储器资源: 64Kx16位 , 片上 RAM, 16Kx16位片上 ROM, 程序空间最多可扩 展到 8 x16位, 还有多种片 内外设资源 M
[ 1]

高速的数据处理能力和丰富的片内资源 完全能满 足本系统对语音信号的采 集与处理的要 求。并且 C5000 系 列 DSP 可 使 用 所有资源, 使用方便可靠。 1 2 模拟接口芯片 TLC320AD 50C TLC320AD50C ( 以下简称 AD50) 是 T I生产的 SI MA-DELTA型单片模 拟接口芯片, 它集成了 16 G 位 A /D 和 D /A 转换器, 采样速率最 高可达 22 05 . KH z 其采样速率可通过 DSP 编程来设置。在 AD50 , 内部 ADC 之后有抽样滤波器, 以提高输入信号的信 噪比, 在 DAC 之前有插值滤波器, 以保证输出信号 平滑。 AD50内部有 7 个数据 和控制寄存器, 用于 编程设置它们的工作状态。由于语音信 号的频率 范围在 200 H z 3400 H z之间, 采样率一般设定为 8 k z 所以用 AD50做 AD 转换器非常合适。 H, AD50的工作方式和采样频率均通过串口编程 来实现。由于转换的 数据和控制数据是 通过同一 串行口进行传输的, 所以 AD50中有首次通信和二 次通信
[ 2]

JTAG 接 口 ( 按 照

I EE1149 1标准 )进行调试, 可完全控制 DSP 上的 E .

。首次通信专用于转换数据的传送, 其时

序如图 2所示。二次通信则用来设置和读出寄存器 的值, 所有的寄存器都在二次通信时编程。启动二 次通信有两种方法, 一种是在 FC 上加高电平, 第二 种是将 15位方式在首次通信的 DI 的 LSB 位置为 N 1。AD50完成语音信号采集后, 在 DSP 中进行相应 的处理算法, 语音信号经处理再从 AD50输出。

。 C5410

注: D I 在 SCLK 的下降沿锁存, DOUT 在 SCLK 的上升沿输出。 N NOTE: D I is latched at the fa lling edge of SCLK N DOUT is sent out a t the r ising edge o f SCLK 图 2 首次串行通信时序 Fig 2 Pri ary serial commun ication ti ing . m m

1 3 F IFO 存储器 IDT72V02 在一般的高速数据采集中, 系统核心芯片 DSP

的运行速度与前端 A /D 转换器的运行速度往往是 不同步的, 为了协调、 控制它们之间的工作, 需要在 两者之间加入数据缓存器。

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本系 统 采 用 了 高 速 先 进 先 出 存 储 器 I T D 72V02L25J作为一级缓存器 来缓存 A /D 转换器得 到的数据。 I T 72V02的供电电压仅为 3 3 V , 工 D . 作时的最大功耗为 180 mW, 访问时间为 15 ns 可以 , 进行异 步或同 步的 读写 操作。在本 系统 中, 因为 DSP 的工作速度远远高于 A /D 转换器的转换速率, 如果 F IFO的读写 操作用同一时 钟, 则会降 低 DSP 的工作效率, 使得 DSP 只有在数据接收完 毕后, 才 能进行其他操作, 所以将 72V02 设置为异步工作方 式。 72V02 F IFO 存 储器的状态标 志有全 空 ( Em p ty) , 全满 ( Fu ll), 半满 ( H al-Fu ll) 来表示。并且可以 f 工作在单片模式, 深度扩展模式, 双向操作模式, 数 据串流模式
[ 3] [ 3]

本系统中采用 CPLD 实现串行 A /D 和 D /A 与 并行的 F IFO 之间的数据传输匹 配。为此, 设计了 一个串并转换 器和两个 并串转 换器, 分别为: sin _ pout pin_sout w _contro 。 串并转换器将 AD50的串 、 、 l 行输出数据 DOUT 转换成并行数 据, 送到 F IFO 存 储。分析两芯片 的时序知: A /D 在帧 同步信号 FS 为低时, 在移位时钟 SCLK 的上升沿将模数转换结 果输出, 故在 SCLK的下降沿, 将输出的数据读入串 入并出移位寄存器 sin _pou, 当 16位数据完全送入 t 串入并出移位寄存器后, 即 FS变高时, 将移位寄存 器中的并行数据输出, 若此 时, F IFO 芯片 的 H F 引 脚为高 ( 表示 F IFO 未半满 ) , 则产生写信号 w 将数 据写入 F I O, 完成一 次转换数据的写 入。当 F IFO F 中的数据达到半满, 则向 DSP 请求中断, 由 DSP 以 DMA 方式将数据读入到数据存储器的指定单元中。 两个并串转换器用来将并行数据转化为串行数据。 其中 w _contro l用来将 DSP 输出的并行控制字转化 为串行数据, 送至 AD50的串行数据输入端 DI , 以 N 初始化 AD50的控制 字。当 TLC320AD50C 处于工 作状态时, 若 F I O中的数据满, 就开始向 D /A送数 F 据进行 回放, 此时, F IFO 与 D /A 的接 口就用 到了 pin_sou, 实现 数据的并串 转换, 在 移位时钟 SCLK t 及帧同步信号 FS的控制下, 将数据串行输出到 D / A 的 DI 脚。串行数据在 SCLK 下降沿锁存, 十六 N 位数据传送完后开始数模转换。

。本系统由于一方面要将 AD50进行

AD 转换的数据送给 F IFO 缓冲, 另一方面, DSP 处 理后的数据也要通过 F IFO送给 AD50进行 DAC, 所 以采用双向操作模式。结构框图如图 3示。

2 软件设计
系统的软件设 计主要包括 DSP 编程和 PC 编
图 3 双向 FIFO 模式 Fig 3 B id irectional FIFO mode .

程, 要完成的 功能是 通过麦 克风接 口采 集语 音信 号, 经处理后实时地通过扬 声器接口回放出 来, 并 在 PC机上对所采集的语音信号进行 波形显示、 频 谱分析等处理。 DSP 编程的主要任务是初始化、 管 理板上的资源和完成语音处理的算法。 PC 编程重 点则是完成与 DSP的串行通信, 用户使用系统界面 和对信号的存储分析显示 等功能。本软 件设计以 T I提供的功能强大的 CCS( Code Com poser Stud io ) 为集成开发环境。 C5410控制着整个 系统的 工作流 程和运 行状 态, 系统上电 CPU 复位后, 首先由 C5410完成自身 的初始化, 包括配置 RAM 块, 设置数据页指针、 中

1 4 CPLD 的控制逻辑 本系统 中的 控制 逻辑是 应 用 X IL I X 公司 的 N XC9536XL CPLD 来 形成 的。 XC9536XL 是一 个高 性能的 CPLD, 供电电压仅为 3 3 V, 系统频率达到 . 178MH z 管脚至管脚的延迟为 5 ns, 内部有 36个宏 , 单元, 800个可用的门 电路
[ 4]

。对 CPLD 器件的编

程, 可以在 A ltera MAX + PLUS II开发环境下, 运用 原理图或 VHDL ( V ery H igh Speed IC H ardw are D e scrip t ion L anguage) 超高速集成电路硬件描述语言或 两者结合起来完成设计。

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断和 I /O 模式, 设置中断屏 蔽位和等待状态 位, 设 置定时器 模式、 值、 行口 等 初 串
[ 5]

, 然后 开始 启动

AD, 等待中断。 AD50负责信号采集, 并将转换的数 据存入到一级缓存器 F IFO 中。当 F IFO 达到半满 时, 向 C5410提出中断申请, C5410响应中断, 读取 采样数据, 进行压缩编码、 频谱分析等处理后, 存入 二级缓 冲器 SRAM 中, 并通过 EZ-USB 与 PC 机连
图 4 中断服务程序流程图 Fig 4 F low char t of interrup tion service program .

接, 可以在 PC 机上进行频谱分析、 窗处理、 加 存储 示波显示、 波形实时显示等。要输出的数据再送入 AD50进行模数转 换, 实现 声音回放。主 程序和中 断服务程序流程框图如图 4 图 5示。 、

3 结束语
本文设计了一种高精度的语音信号采集系统。 该系统既有 A /D 又有 D /A, 构成一个闭环, 可自发 自收, 而算 法则集中 在 DSP 芯 片内进 行模块 化处 理, 这给系统的设计和调试带来了很大的方便。本 系统还可以应用于数字信号处理、 静态图 像处理、 TM S320C5000开发教学等频率在 10 KH z以内的信 号的采集与处理。经试验, 在该系统上对语音信号 进行实时采集与回放, 人耳感觉不到失真。

图 5 主程序流程图 Fig 5 M ain p rogram flow char t .

参考文献:
[ 1] [ 2] [ 3] [ 4] [ 5] T exas Instrum ents Inc TM S320VC5410 F ixed in t D ig ital S igna l P rocess D ata M anual[ EB /OL ] . O ct Inc http / /www. t.i . -Po . : com, 1998- R ev ised 2000. T exas Instrum ents Inc TLC320AD54C / I TLC320A D52C S igm a . -De lta Ana log Interface C ircuitW ithM aster lave F unction Da ta -S M anua l[ EB /OL ]. Inc h ttp / /www. t. co 2000-03 . : i m -01. Integrated D ev ice T echno logy 3. 3Vo lt CM OS A ysnch ronous F I . FO I DT72V 01 -72V 06 D ata Shee t[ EB /O L ]. Inc http: / /www. . idt com, 2003 . -01-08 X ilin, Inc XC9536XL H igh Per fo r ance CPLD [ EB /OL ], http: / /www. x ilinx co 2003-08-21. . m . m, 王念旭. DSP基础与应用系 统设计 [M ]. 北京: 北京航空航天大 学出版社, 2001.

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Application R esearch of Synthetic E valuation M ethods of Engineers Technology Based on NNA
LIW e-dong i
( Shanx i Serv ice Center of T echnic ians, T a iy uan 030001 , China) Abstract T he prin c ip le of neutral net ork is app lie d in synthet ic evalu ation o f eng ineering techn icians T he syn : w . thetic eve lu ation m ode l is established based on NN, the counterpart algor ith is g iven and the i p le entert io n is re m m m alized by adoptin g C + + programm ing F ina lly, the reasonable synthetic evalu ation resu lts are acqu ired and ver. i fied . K ey W ords: neural netw o rk synthet ic evaluatio n m odel , ,

( 上接第 110页, Con tinued from page 110)

Design of Speech Signal A cquisition System Based on DSP
Q IAO Jian -hua, ZHANG Jing -gang L I L in eng , -sh
( Co llege of E le ctronic & Infor atio n Eng ineering, T aiyuan U niversity o f m Sc ie nce and T echno lo ly, T aiyuan 030024 China) , Abstract A speech signal acquisit io n system based on the 16-b i, f ix ed in, dig ita l sig na l processo r ( DSP ) : t -po t TM S320VC5410 is designed T he system adopts sing le h ig h reso lu tion analog in terface ch ip TLC320AD50C that in . tegrates sigm a-delta dig ita- to l -ana lo g converterw ith ana lo g to ig ital converter Buffer and control lo g ic are rea lized - -d . by firs- inpu- firs-output ( F IFO ) m em ory and comp lex programm ing log ic dev ice ( CPLD) separate ly A high ly in t t t . tegrated un iversa l serial bus ( USB) peripheral in terface device EZ-U SB is used in serial comm un ication T he basic . design pr in cip les for hardw are and th e program fram e and realization m ethods for so ft are are ana ly zed T he result w . of test show s d istortion a l ost canno t be sensed w hen utilizing the system to speech signal play ing back. m K ey w ord s data acquisit io n, DSP, TLC320AD50C, F IFO :


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