计算机硬件技术基础(第二章).ppt_图文

第二章 计算机的逻辑部件
2.1 逻辑代数基础 2.2 逻辑函数的化简 2.3 计算机中常用的组合逻辑电路 2.4 时序逻辑电路 2.5 可编程逻辑器件PLD

2.1 逻辑代数基础
一、基本逻辑运算
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基本的运算有三种:与运算、或运算和非 运算。
“与”逻辑操作:逻辑乘,符号“·”。当且仅当A、B均为 1时,其逻辑乘A· B才为1,否则为0。“与”逻辑的含义 是,只有当所有前提条件都成立时,结论才成立。有时为 书写方便,常将中间点符号省去,记A· B为AB。 “或”逻辑操作:逻辑或,符号“+”。A、B中至少有一 个为1时,其逻辑或A+B为1,A、B同时为0时,结果才为 0。“或”逻辑的含义是,只要有一个条件成立,结论就 成立。 “非”逻辑操作:逻辑非,符号“?”。当A为0时,为1; 当A为1时,为0。“非”逻辑反映了两个相互矛盾的命题 的判断问题。

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一、基本逻辑运算
表2.1 与逻辑真值表
A B 0 0 1 1 0 1 0 1 Y 0 0 0 1

表2.2 或逻辑真值表
A B 0 0 1 1 0 1 0 1 Y 0 1 1 1

表2.3 非逻辑真值表
A 0 1 Y 1 0

将三种基本的逻辑运算进行组合,可以得到各种形式的复 合逻辑运算,其中最常用的复合逻辑运算有“与非”运算、 “或非”运算、“异或”运算等。

二、逻辑函数及其表示方法
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逻辑函数的表示方法有逻辑函数式、逻辑真值表、卡诺 图、逻辑图和波形图等。 1)逻辑函数式
将逻辑函数的输入与输出关系写成与、或、非等逻辑运算的组合 形式,即逻辑代数式。如有输入变量A、B,其“与非”运算逻辑 Y= AB+AB Y= AB 表达式记为: ,“异或”运算记为: 。

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2)逻辑真值表
逻辑真值表的列写方法是,将输入变量所有取值的组合与函数值 的对应关系以表格形式描述。前面提到的表2.1、表2.2和表2.3就 是真值表。假设某一逻辑函数有n个输入变量,由于每个输入变量 2n 只有0和1二个可能取值,则输入变量所有不同的取值组合共有 个。

三、逻辑代数的基本公式
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0-1律: 0· A =0; 1· A=A 0 + A = A; 1 + A = 1 互补律: A? A=0 , A+A=1 同一律: A· A = A;A + A = A 交换律: A B = B A;A + B = B + A 结合律: A(B C) = (A B) C; (A + B) + C = A + (B + C) 分配律: A(B + C) = A B + A C A + B· C = (A + B)· (A + C) 吸收律: A + A B = A; A (A + B) = A 反演律: A+B=A ? B , A? B=A + B

2.2 逻辑函数的化简
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代数化简法是指直接利用逻辑代数基本公式和规则消去 多余的乘积项和乘积项中多余的因子,以求得函数式的 最简形式。 卡诺图方法是一种采用方格图来描述逻辑函数的方法。
1.最小项: 在n个变量逻辑函数中,如果m为包含n个变量因子的 乘积项,而且n个变量均以原变量或反变量的形式在m中出现一次,

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那么称m为该组变量的最小项。
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2. 卡诺图化简法:将n个变量的全部最小项各用一个小方块表示, 并使其具有逻辑相邻性的最小项在几何位置上相邻,将这些小方 块排列起来所得图形即为n变量的卡诺图。通过相邻最小项合并,

达到函数化简的目的。

(a) 二变量A、B的卡诺图

(b) 三变量A、B、C的卡诺图

(c) 四变量A、B、C、D的卡诺图

图2.1 二变量、三变量和四变量的卡诺图画法

图2.2 最小项合并规则

2.3 计算机中常用的组合逻辑电路
一、基本逻辑门电路

二、译码器
? 译码器有n个输入变量,2n个(或少于2n个)输出, 每个输出是对应于n个输入变量的一个最小项。 常见的译码器有2-4译码器、3-8译码器、 4-16译码器等。 表2.9 2-4译码器功能表
输入
使能

选择 B A

输出 Y0 Y1 Y2 Y3 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0

E

1 0 0 0 0 图2.4 2-4译码器逻辑图

× 0 0 1 1

× 0 1 0 1

三、数据选择器

? 数据选择器又称多路选择器、多路开关, 常以MUX表示。 常用的数据选择器有2选1、4选1和8选1等。

图2.5 数据选择器示意图

2.4

时序逻辑电路

一、触发器
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基本RS触发器 同步RS触发器 主从触发器

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边沿触发器

二、寄存器和移位寄存器
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1. 寄存器 主要用于存储指令、暂存数据等。由于单个触发器只 能存储一位二值代码,所以存储一组N位的寄存器需 要N个触发器,即触发器堆(组)。
Q0 Q0 F0 D 接收 D0 D1 D2 D3
CP

Q1 Q1 F1 D
CP

Q2 Q2

Q3 Q3 F3 D

F2 D

CP

CP

图2.11 D触发器构成的4位寄存器

二、寄存器和移位寄存器
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2.移位寄存器 移位寄存器具有数据寄存和移位两个功能。根据移位 方向,移位寄存器可分成左移寄存器、右移寄存器和 双向移位寄存器三种。

CK 移位脉冲

图2.12 D触发器构成的4位右向移位寄存器

三、计数器
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计数器不仅能用于对脉冲进行计数,还可以用于定时、分频、 产生节拍脉冲及数字运算等。 计数器的种类非常多。有同步计数器和异步计数器;加法计数 器、减法计数器和可逆计数器;二进制计数器、十进制计数器、 十六进制计数器等。

图2.14 十进制同步加法计数器

假设计数器的初始状态为0000,将Q3Q2Q1Q0的16种取值组合代入状态方程可得状态转移如表:
现态
Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1

次态

输出

现态
Q3 Q2 Q1 Q0 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

次态

输出
n+1 1

Q

n+1 3

Q

n+1 2

Q

n+1 1

Q

n+1 0

C 0 0 0 0 0 0 0 0

Q

n+1 3

Q

n+1 2

Q

Q

n+1 0

C 0 1 0 1 0 1 0 1

0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0

1 0 0 1 0 0 0 0 1 0 1 1 0 0 1 0 1 1 0 1 0 0 1 0 1 1 1 1 0 0 0 0

2.5 可编程逻辑器件PLD
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PLD的特点

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可编程逻辑器件(Programmable Logic Device,PLD) 是一种通用型器件生产的半定制电路,用户可以通过对 器件编程使之实现所需的逻辑功能。
最早出现的PLD是PROM,它由全译码的与阵列和可编程的或阵列组 成。 可编程逻辑阵列(Programmable Logic Array,PLA)器件,它由可编 程的与阵列和可编程的或阵列组成。 可编程阵列逻辑(Programmable Array Logic,PAL)器件,它由可编 程的与阵列和不可编程的或阵列组成。 通用阵列逻辑(Generic Array Logic,GAL)是在PAL基础上发展起来 的,使用更加灵活,有可擦除、重复编程、结构重新组合等优点。

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2.5 可编程逻辑器件PLD
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PLD器件基础

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PLD的基本结构四个部分组成。
输入电路由缓冲器组成,使输入信号具有足够的驱动能力,并产生 输入变量的原变量和反变量;“与阵列”和“或阵列”是电路的主 体,主要用来实现组合逻辑函数。“与阵列”产生输入变量的乘积 项,“或阵列”将“与阵列”输出的乘积项有选择地进行或运算, 形成与或函数式;输出电路可以提供不同的输出方式,如直接输出 或通过寄存器输出。

2.5 可编程逻辑器件PLD
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用 PLD 实现逻辑函数的基本原理是基于函数的 与或表达式,如有函数表达式:
? Y1 =A ? B ? C=ABC+ABC+ABC+ABC ? ? Y2 =AB+AC+BC ? ? Y3 =ABD+BCD+BCD ? Y =AC+BC+BD+ABC ? 4

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采用PLD实现的门阵列图如图2.19所示。

A 1

B 1

C D 1 1 & & & & & & & & & & & & & &

Y1

Y2

Y3 Y

4

≥1 ≥1 ≥1 ≥1

与阵列(可编程)

或阵列(可编程)

图2.19 函数阵列图


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